<?xml version="1.0" encoding="UTF-8" standalone="no"?>
<project source="2.7.1" version="1.0">
  This file is intended to be loaded by Logisim (http://www.cburch.com/logisim/).

  <lib desc="#Wiring" name="0"/>
  <lib desc="#Gates" name="1"/>
  <lib desc="#Plexers" name="2"/>
  <lib desc="#Arithmetic" name="3"/>
  <lib desc="#Memory" name="4"/>
  <lib desc="#I/O" name="5"/>
  <lib desc="#Base" name="6">
    <tool name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
  </lib>
  <main name="main"/>
  <options>
    <a name="gateUndefined" val="ignore"/>
    <a name="simlimit" val="1000"/>
    <a name="simrand" val="0"/>
  </options>
  <mappings>
    <tool lib="6" map="Button2" name="Menu Tool"/>
    <tool lib="6" map="Button3" name="Menu Tool"/>
    <tool lib="6" map="Ctrl Button1" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="6" name="Poke Tool"/>
    <tool lib="6" name="Edit Tool"/>
    <tool lib="6" name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
    <sep/>
    <tool lib="0" name="Pin">
      <a name="tristate" val="false"/>
    </tool>
    <tool lib="0" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
      <a name="labelloc" val="east"/>
    </tool>
    <tool lib="1" name="NOT Gate"/>
    <tool lib="1" name="AND Gate"/>
    <tool lib="1" name="OR Gate"/>
  </toolbar>
  <circuit name="main">
    <a name="circuit" val="main"/>
    <a name="clabel" val=""/>
    <a name="clabelup" val="east"/>
    <a name="clabelfont" val="SansSerif plain 12"/>
    <wire from="(260,290)" to="(260,300)"/>
    <wire from="(260,320)" to="(260,330)"/>
    <wire from="(260,370)" to="(260,380)"/>
    <wire from="(260,400)" to="(260,410)"/>
    <wire from="(340,310)" to="(340,340)"/>
    <wire from="(340,360)" to="(340,390)"/>
    <wire from="(410,350)" to="(440,350)"/>
    <wire from="(340,360)" to="(360,360)"/>
    <wire from="(340,340)" to="(360,340)"/>
    <wire from="(320,310)" to="(340,310)"/>
    <wire from="(320,390)" to="(340,390)"/>
    <wire from="(240,290)" to="(260,290)"/>
    <wire from="(240,330)" to="(260,330)"/>
    <wire from="(240,370)" to="(260,370)"/>
    <wire from="(240,410)" to="(260,410)"/>
    <wire from="(260,320)" to="(270,320)"/>
    <wire from="(260,300)" to="(270,300)"/>
    <wire from="(260,380)" to="(270,380)"/>
    <wire from="(260,400)" to="(270,400)"/>
    <comp lib="1" loc="(410,350)" name="AND Gate"/>
    <comp lib="1" loc="(320,390)" name="AND Gate"/>
    <comp lib="0" loc="(240,410)" name="Pin">
      <a name="tristate" val="false"/>
    </comp>
    <comp lib="0" loc="(240,330)" name="Pin">
      <a name="tristate" val="false"/>
    </comp>
    <comp lib="0" loc="(240,370)" name="Pin">
      <a name="tristate" val="false"/>
    </comp>
    <comp lib="0" loc="(440,350)" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
      <a name="labelloc" val="east"/>
    </comp>
    <comp lib="0" loc="(240,290)" name="Pin">
      <a name="tristate" val="false"/>
    </comp>
    <comp lib="1" loc="(320,310)" name="AND Gate"/>
  </circuit>
</project>
