<?xml version="1.0" encoding="UTF-8" standalone="no"?>
<project source="2.7.1" version="1.0">
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  <lib desc="#Wiring" name="0"/>
  <lib desc="#Gates" name="1"/>
  <lib desc="#Plexers" name="2"/>
  <lib desc="#Arithmetic" name="3"/>
  <lib desc="#Memory" name="4"/>
  <lib desc="#I/O" name="5"/>
  <lib desc="#Base" name="6">
    <tool name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
  </lib>
  <main name="main"/>
  <options>
    <a name="gateUndefined" val="ignore"/>
    <a name="simlimit" val="1000"/>
    <a name="simrand" val="0"/>
  </options>
  <mappings>
    <tool lib="6" map="Button2" name="Menu Tool"/>
    <tool lib="6" map="Button3" name="Menu Tool"/>
    <tool lib="6" map="Ctrl Button1" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="6" name="Poke Tool"/>
    <tool lib="6" name="Edit Tool"/>
    <tool lib="6" name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
    <sep/>
    <tool lib="0" name="Pin">
      <a name="tristate" val="false"/>
    </tool>
    <tool lib="0" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
      <a name="labelloc" val="east"/>
    </tool>
    <tool lib="1" name="NOT Gate"/>
    <tool lib="1" name="AND Gate"/>
    <tool lib="1" name="OR Gate"/>
  </toolbar>
  <circuit name="main">
    <a name="circuit" val="main"/>
    <a name="clabel" val=""/>
    <a name="clabelup" val="east"/>
    <a name="clabelfont" val="SansSerif plain 12"/>
    <wire from="(540,370)" to="(560,370)"/>
    <wire from="(290,360)" to="(310,360)"/>
    <wire from="(380,420)" to="(400,420)"/>
    <wire from="(330,320)" to="(350,320)"/>
    <wire from="(380,320)" to="(400,320)"/>
    <wire from="(380,340)" to="(400,340)"/>
    <wire from="(450,330)" to="(470,330)"/>
    <wire from="(470,380)" to="(490,380)"/>
    <wire from="(470,360)" to="(490,360)"/>
    <wire from="(450,410)" to="(470,410)"/>
    <wire from="(380,340)" to="(380,360)"/>
    <wire from="(330,320)" to="(330,400)"/>
    <wire from="(310,360)" to="(310,420)"/>
    <wire from="(470,380)" to="(470,410)"/>
    <wire from="(470,330)" to="(470,360)"/>
    <wire from="(310,420)" to="(350,420)"/>
    <wire from="(290,320)" to="(330,320)"/>
    <wire from="(310,360)" to="(380,360)"/>
    <wire from="(330,400)" to="(400,400)"/>
    <comp lib="1" loc="(450,330)" name="AND Gate"/>
    <comp lib="1" loc="(380,320)" name="NOT Gate"/>
    <comp lib="0" loc="(290,360)" name="Pin">
      <a name="tristate" val="false"/>
    </comp>
    <comp lib="1" loc="(540,370)" name="OR Gate"/>
    <comp lib="0" loc="(560,370)" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
      <a name="labelloc" val="east"/>
    </comp>
    <comp lib="0" loc="(290,320)" name="Pin">
      <a name="tristate" val="false"/>
    </comp>
    <comp lib="1" loc="(380,420)" name="NOT Gate"/>
    <comp lib="1" loc="(450,410)" name="AND Gate"/>
  </circuit>
</project>
